Re: [新聞] 全球最大EDA公司Cadence停止對中興服務

: 本魯是學生 : 看了這串討論串 : 有些地方不了解想問一下 : 如果我沒有使用錯cadence tool : cadence大家最常用的應該是建schematics : 我平常也幾乎都沒在用cadence建電路 : 都是直接敲netlist比較快 : 數位方面我是比較不熟悉 : 但是應該也是敲完verilog之後就轉成layout了 : 中間應該也不用cadence : 晶片cell library應該也是跟晶圓廠拿 : 跟cadence好像也沒啥關係 : 感覺各位先進對禁用cadence非常在意 : 但是在我的眼界範圍內覺得就算有影響也不是很嚴重 : 希望各位先進可以指點一二 : ----- : Sent from JPTT on my HTC_M9e. 其實我沒很熟 就我所知 數位verilog 轉layout 大部分就是轉成nand nor not 這三個閘 不同製程 參數會不太一樣 例如metal跟metal之間會有最小距離 顧完參數後 再來要沿著clock path做最佳化 牽涉到之後面積 功率 效能 如果沒tool 幾千萬個邏輯閘要擺在那 你要怎麼決定？ --
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→ summer08818: 這問題先去搞懂APR在幹嘛 就知道為啥要用EDA tool了 04/23 10:22

→ ruthertw: 今天是426天耶~大家怎麼這麼溫和? 04/26 17:24