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推 loadingN : 你不要這麼專業好嘛01/24 16:55
推 shikemurajy : 確實01/24 17:02
→ shikemurajy : 最好還純血加實驗室正確01/24 17:02
→ b122771 : 同事跳去三線豬屎屋上班後，也說艾希低賽叻僅找四 01/24 17:11
→ b122771 : 大碩博畢的。但是做出來的艾希還是不太靈光。 01/24 17:11
推 SkyFluid : 應該說語言本身不是重點，verilog語法的確沒cpp難 01/24 17:11
→ SkyFluid : 。但關鍵是為什麼要這樣設計，時序問題/功耗問題/01/24 17:11
→ SkyFluid : 面積問題，有些算法可以軟體在cpu/gpu上跑，有些就01/24 17:11
→ SkyFluid : 是考慮上述因素後得用專用硬體來實現，而這些你沒01/24 17:11
→ SkyFluid : 有相關經驗根本無法理解。所以大家才挑學校和實驗01/24 17:11
→ SkyFluid : 室（修課/做實驗/研究主題）01/24 17:11
→ b122771 : 他也目賭了一組艾希團隊被砍掉。01/24 17:12
→ b122771 : 東西搞爛了。該殺頭還是得殺頭01/24 17:12
噓 Fukker : 最好verilog簡單啦 你要亂寫當然簡單 寫好的都可以01/24 17:26
→ Fukker : 發paper拿博士了01/24 17:26
→ hogu134 : 這種把Verilog當C在寫的 難怪面試被直接刷掉XD01/24 17:34
噓 color529 : 說RTL簡單？你有辦法寫出效能、面積、功耗都最佳的01/24 17:46
→ color529 : 才是真功夫01/24 17:46
→ color529 : 你的RTL架構夠棒還可以申請專利咧01/24 17:48
噓 kkilljeff : verilog寫code本來就不難，難的是背後要有的數位電01/24 18:05
→ kkilljeff : 路相關知識。做實體IC要考量面積功耗效能。硬體描01/24 18:05
→ kkilljeff : 述語言是寫電路，不是單純寫程式好嗎？ 01/24 18:05
→ wuyiulin : 奇文共賞01/24 19:10
→ abombterry : 所以說，要對Verilog 很熟，很想做IC設計的人要去01/24 19:25
→ abombterry : 哪一間學校以及什麼實驗室唸才對？ 01/24 19:25
噓 k20057 : c寫得好verilog就會寫不好因為會用軟體的思維 01/24 20:53
噓 peter98 : 誰說C寫得好 verilog就一定寫不好? 01/24 21:50
→ peter98 : verilog寫不好不是因為C不好，是電路腦不好 01/24 21:51
推 leoloveivy : 功耗跟面積老實說rtl 能貢獻的超少趴數 01/25 01:11
噓 pponywong : C可以亂寫 純軟現在很多連C都不用 都用python了 01/25 06:23
→ pponywong : 硬體設計是實打實的每個資源都要省都要爭 01/25 06:24
→ pponywong : 你做出來面積比較大 功耗比較多 結論就是沒人用 01/25 06:25