看板Tech_Job
我們公司從Cadence挖了來他們HLS的RD
前一陣子我們一起做了一些Datapath的design 有一些心得可以分享
HLS出來的quality要跟上hand-written 最重要的就是"coding nicely"
這個不是systemC 寫一寫就好了 需要很多時間去refine source code
我自己覺得HLS的強項是scalability 像是矩陣運算上的dimension
或是technology的scaling, ex: 14nm的design轉到40nm上面 可以讓HLS幫你
re-pipeline
不過LEC, ECO, readability確實都是難解的問題
以蔽公司而言 之前產品算是小部分使用 之後將會越來越多block採用HLS
FYI.
: ※ 引述《conbanwa (偶而崩潰一下有助紓壓)》之銘言：
: : 如題 小弟因為要報PAPER 所以無意間發現這個東西
: : high level synthesis 高階合成
: : 指以高階語言描述電路 並轉換為RTL Code
: : 維基上面寫約略80年代就有開始發展 但大多都不太成功
: : 直到最近兩三年 Xilinx 的 AutoESL's AutoPilot 這套工具算是有比較大的進展
: : 想請問這東西的未來 因為上網了看了許多PAPER與文件 發現對於不同層級的設計者
: : 從高階語言與硬體描述語言之間看法與實作上的歧異
: : 高階合成的概念似乎有它的價值在 想請問各位先進這東西將來在台灣有搞頭嗎
: : 因為聽前人所說目前電路設計依然是verilog VHDL為主 謝謝大家
: high-level synthesis(HLS) 我略懂，可以分享一些訊息給你。
: 如果你是要做 HLS核心演算法的研究(scheduling, resource binding等)，建議不要。
: paper已經很難發了。如果是要做更上層(System-level)的研究，那還有一些發展空間。可參考 UCLA
: Jason Cong實驗室發的paper，他們有一些結合 HLS 研究。
: 如果對HLS歷史背景有興趣，可以參考 "High-Level Synthesis: Past, Present,
: and Future, 2009"這篇論文，裡面有探討過去HLS失敗與最近HLS比較成功的原因。
: 目前主流的HLS Tool有
: Synopsys Synphony C Complier，其前身叫做 PICO，從Synfora買來的。
: Cadence C-to-Silicon Complier and Cynthesizer，Cynthesizer是從Forte Design
: System買來的
: NEC CyberWorkBench
: Calypto Catapult C。Catapult C本來是Mentor Graphic的Tool。
: Xilinx Vivado HLS，其前身是AutoESL's AutoPilot。
: 業界有沒有人用？有，國外和台灣都有。
: 有沒有真的Tapeout？有，國外台灣都有。
: 有沒有搞頭？真的只有天知道。
: 目前RTL仍是設計主流沒錯，畢竟這是大家熟悉的東西。用SystemC / C 來設計電路，
: 對大部分的designer來說仍比較陌生，畢竟HLS需要一些learning curve，大家在公
: 司schedule都很緊的情況下，不見得有空來學這個。此外，HLS要跟目前RTL flow整
: 合，還有一些技術不夠成熟。(如：C-to-RTL equivalent checking, ECO issue等)
: 這些都是HLS還無法全面打入市場的原因。
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目前只用在datapath 只能希望block level的DV做的夠完整
優點就是scalablity 當你完成了這個design 就可以適用於各式各樣的製程
參數化你的設計 如同我剛剛所說 一個14nm的設計要搬到40nm 多少pipeline
要重新設計
我只能說每間公司的玩法不一樣 以蔽公司而言 是非常注重scalability的
當新的spec在draft的時候 我們就會開始build codebase
從一開始的架構設計 到中後期的implementation, DV
一但spec officially release
這個codebase會被derive到各式各樣的高低階產品 產品的bug也會feedback回codebase
所以可以想像這個codebase會不斷的被refine, improve and getting stable.
14nm轉40nm spec當然會不一樣
但是如果HLS可以minimize re-design 你覺得有吸引力嗎?
太多中英夾雜請見諒 工程師的壞習慣 :(
※ 批踢踢實業坊(ptt.cc), 來自: 50.150.64.17※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1436667731.A.58F.html
推 twsoriano: ECO的時候不會死人嗎? 07/12 10:25
推 conbanwa: 所以真的開始成熟商業化了@@ 也非常謝謝你的資訊 07/12 10:43
推 dakkk: 如果coding方式侷限 何不直接用verilog 07/12 12:36
→ dagehoya5566: HLS限制超多 合出來的rtl完全不可讀 簡單來說是屎 07/12 12:45
推 conbanwa: 請問樓上是說現在的HLS工具嗎 07/12 13:05
推 cnlee1234: 設計完architecture後寫code只是分分鐘的事～HLS呵呵 07/12 13:26
推 rockwho: 推樓上 真的該做好的是架構設計... code沒多難寫@@" 07/12 15:50
→ dakkk: 純邏輯code也許可以 外卦ip的可以不管製程? 07/12 16:07
→ brightest: 14nm要轉40nm通常spec也不會一樣 07/12 18:07
→ brightest: 所以本來就要重新設計.. 07/12 18:08
推 dakkk: scalability跟合成的tool有關吧 跟語言關係在哪？ 07/13 11:17
推 bbuc: 矩陣宣告+for ? 07/13 12:30
→ bbuc: 另外我覺得 在通訊baseband這種領域 source code如果可以用 07/13 12:31
→ bbuc: 來跑蒙地卡羅 也可以直接synthesis 可以省很多麻煩 07/13 12:31